Przykładowe zadanie

Dokument: pdf (1.2 MB)
  • 11 stron
Opublikowany 2017-07-23 02:08:08

Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 1 Układy Cyfrowe – laboratorium Przykład realizacji ćwiczenia nr 8 (wersja 2015) 1. Wstęp Komputer PC jest użyty do syntezy struktury i konfiguracji układu FPGA (Quartus2), dodatkowo służy jako generator i analizator sygnału audio (Spectrum Lab). Analogowy sygnał audio jest wysyłany z wyjścia liniowego karty dźwiękowej komputera PC do płyty Altera DE2-115 za pomocą kabla TRS (typu cinch). Sygnał analogowy jest przetwarzany na cyfrowy w zamontowanym na płycie przetworniku analogowo-cyfrowym. Dane w postaci cyfrowej przechodzą przez projektowany przez użytkownika filtr cyfrowy w układzie FPGA i wychodzą na wejście przetwornika cyfrowo analogowego. Następnie w postaci analogowej są przesyłane do komputera PC drugim kablem TRS na wejście liniowe karty dźwiękowej komputera PC. Kabel USB służy do wysyłania z komputera PC danych konfigurujących układ FPGA przez urządzenie USB-Blaster za pomocą oprogramowania Altera QuartusII. 1.1. Konfiguracja przetwornika analogowo-cyfrowego Celem tego zadania jest poprawne skonfigurowanie przetwornika analogowo- cyfrowego Wolfson WM8731 zamontowanego na płycie DE2-115. UWAGA! Przed przystąpieniem do wykonania kolejnych zadań należy wgrać do układu FPGA konfigurację z zaimplementowanym interfejsem I2C, przez który zostaną wysłane dane ustawiające przetwornik w pożądany tryb pracy. Wyłączenie zasilania powoduje ustawienie domyślnych parametrów przetwornika! Przekonfigurowanie układu FPGA do realizacji filtru cyfrowego, nie zmienia wcześniej ustawionych parametrów przetwornika. W celu przesłania danych konfigurujących przetwornik AD/DA należy: 1. Upewnić się czy poprawnie podłączony jest kabel USB do złącza USB-Blaster i włączyć zasilanie płyty DE2-115. Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 2 2a. Uruchomić skrypt prog.bat w katalogu ./lab8/z0/ Zawartość pliku prog.bat: >c:\altera\13.0sp1\quartus\bin\quartus_pgm -c usb-blaster -m jtag -o p;codec_config.sof 2b. Lub za pomocą modułu programatora w Quartus2 otworzyć plik codec_config.sof i zaprogramować układ 2. Opis struktury filtru FIR w języku VHDL 2.1. Założenia wstępne Projekt składa się z dwóch bloków: bloku filtru cyfrowego i bloku sterującego. Sygnał KEY jest sygnałem resetu asynchronicznego i przypisany jest do przycisku KEY0 na płycie DE2-115. Przełącznik SW[0]=0 służy do ominięcia filtru na drodze przetwarzanego sygnału, dla pozycji SW[0]=1 filtr jest włączony. Na diodach LEDR można obserwować poziom sygnału. Protokół danych wychodzących i wchodzących do bloku audio_top:  próbki dźwięku wychodzące z modułu audio_top są w formacie U2 i mają zakres wartości zapisany na 8 bitach, Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 3  próbki dźwięku wychodzące z modułu audio_top pojawiają się z częstotliwością 48 kHz, obecność nowej wartości na linii danych ADC_OUT jest sygnalizowana wysokim stanem sygnałem ADC_OUT_EN,  próbki dźwięku wchodzące do modułu audio_top są pobierane z częstotliwością 48 kHz, próbki są zatrzaskiwane w rejestrach modułu gdy sygnał ADC_OUT_EN jest w stanie wysokim,  próbki dźwięku wchodzące do modułu audio_top są w formacie U2 i mają zakres wartości zapisany na 16 bitach. 2.2. Zadanie 1: zrealizować filtr o zadanych współczynnikach Niech macierz filtru ma postać: . Zadanie 1a. Narysować schemat filtru oraz zakodować współczynniki w formacie fix1.7 i całkowitoliczbowym. Dla podanych współczynników filtr w postaci równoległej ma postać: Współczynniki filtru mają postać: , . Zadanie 1b. Zapisać filtr o zadanych współczynnikach w pliku direct_fir.vhd. Ustawić główny moduł projektu na direct_fir. Następnie wstawić zakodowane współczynniki w równanie opisujące filtr. Należy zwrócić uwagę na długość tablicy rejestru przesuwającego tap oraz zakres pętli for. Przeprowadzić symulację dla modułu direct_fir.vhd podając na wejście jednostkowy sygnał +10, a następnie podać jednostkowy sygnał -10. Zaobserwować odpowiedzi na wyjściu filtru, sprawdzając poprawność realizacji współczynników filtru. Wydruk direct_fir.vhd: library IEEE; use IEEE.std_logic_1164.all; use ieee.numeric_std.all; c0 = –25 c1 = 76 c2 = –25 Zakład Cyberbezpieczeństwa, Instytut Telekomunikacji, Politechnika Warszawska, 2015. 4 entity direct_fir is generic( L : integer := 3 -- dlugosc fitru ); port( clk : in STD_LOGIC; -- sygnal zegara arst_n : in STD_LOGIC; -- asynchroniczny sygnal zerowania niskim poziomem data_in : in STD_LOGIC_VECTOR(7 downto 0); -- dane wejsciowe data_out : out STD_LOGIC_VECTOR(15 downto 0); -- dane wyjsciowe data_in_en : in STD_LOGIC -- strob danych wejsciowych ); end entity; architecture RTL of direct_fir is -- definicja typu rejestrow przechowujacych wartosci poprzednich probek type DLY_TYPE is array(2 downto 0) of signed(7 downto 0); -- deklaracja sygnalow przechowujacych wartosci poprzednich probek signal tap : DLY_TYPE; signal data_sum : signed(15 downto...

Tagi:

Komentarze do: Przykładowe zadanie • 0